摘要 与集成电路的发展相对应，芯片采用的工艺也在随之提升，具有比较良好的性能，但是同时先进工艺的使用对芯片产生的静电放电既ESD的承受能力降低了，因此需要提升ESD的防护能力。
摘要：与集成电路的发展相对应，芯片采用的工艺也在随之提升，具有比较良好的性能，但是同时先进工艺的使用对芯片产生的静电放电既ESD的承受能力降低了，因此需要提升ESD的防护能力。从而进行ESD防护电路的有效设计，我国ESD的发展应当充分向国际水平看齐。
关键词：集成电路;ESD防护;关键技术;分析
1ESD防护电路中的设计原则分析
在电路正常工作过程中应当保证器件是关闭状态，也就是不会发生ESD现象，这主要是与ESD器件的触发电压之间有一定联系，在不当触发之下会造成核心电路出现一定的问题。尤其是在微电子芯片产生ESD事件的情况下，应当迅速打开保护器件，以秒级来计算，尤其是对于比较快速的ESD事件来说，例如器件的充电模型。在保护电路没有及时开启的情况下会造成核心电路的损毁现象。同时基于设计的ESD保护等级的考虑，应当充分保证电路不能够被损毁，这是基于ESD器件鲁棒性的考虑。最后表现为ESD事件在发生之后，应当充分确保保护器件处于关闭状态。一旦没有做到会使得器件处于一种被禁止的闩锁状态，从而最终使得核心电路出现很大程度上的故障[1]。
推荐期刊：《中国集成电路》本刊报道内容涉及半导体微电子科学与技术及其应用的各个领域，包括微电子器件与电路的基础及其设计技术、电子设计自动化、工艺技术、设备材料、封装技术、产业发展、应用技术及市场等。
2ESD失效模式与失效的机理分析
2.1ESD失效模式分析
在正常的工作状态下，由于ESD所造成的失效一般是不可逆的同时又具有很强的破坏性，一般具有两个不同的时效模式，第一是突发性的完全失效，第二是潜在性的失效模式。在第一种突发模式中，在器件的性能出现恶化的情况下，会使得电路中的几个参数发生时效现象，从而对运行中的器件造成不同程度的损伤。其中主要的表现形式是开路、短路与电参数产生比较严重的漂移现象。
在潜在性失效中，当电器具有存在ESD回路同时具有不比较低的静电势以及带电体电量存储的情况下，在ESD放电过程中童工器件的电流比较少，比较少的ESD一次性放电会造成突发性失效的产生。在器件内会出现轻微的损伤，但是这种损伤的产生是逐渐积累下来的，从而产生不良的影响。ESD放电次数越多，器件的电路就越容易产生损伤，从而降低阀值的电压，损伤器件的电参数，这就是潜在性地失效的发生过程。潜在性失效在逐渐累积的过程中损伤的器件的抗静电能力与使用的可靠性。
2.2ESD作用之下器件的失效机理分析
首先是来流熔化，静电放电产生的电流流过结口，在交界处的温度功耗会出现迅速地上升从而造成硅表面地融化行为，在硅融化过程中，会造成电阻降低三十倍，从而使得更多的电流通过熔化区域，从而最终出现了二次冲击以及热失控现象。与此同时，与此同时，掺杂原子沿熔化路由再分配漏电流，如果电场和漏电流比较高，会损伤结点晶格，甚至可能导致结点完全短路现象的发生。
表现在电荷的注入情况方面，因为静电放电行为会使得结点反向偏置的产生，从而出现雪崩击穿行为，这样能够补充部分载流子中的能量，从而使得氧化层能够进入到硅能量势垒之间，从而导致表面的阀值电压出现漂移现象，在很大程度上影响了场效应晶体管VT的结果数据，包括双极性晶体管与二级管的击穿电压等也会受到影响。再次是氧化层的开裂现象，ESD电流能够充分感应到电压，增强的电场强度要高于氧化层中的介质，最终会出现氧化层断裂现象，这是MOS器件氧化层破裂现象发生的重要原因之一，应当对此特别关注。
除此之外，还包括薄膜烧毁现象的发生，静电放电时产生的功率密度强于薄膜中产生的承受力，焦耳加热熔化会引发薄膜熔化现象，并最终使其被燃烧。熔化效应会影响到薄膜和扩散阻力等电路中薄膜，具有金属互联以及多晶互联的特点，其中对损伤表面最为明显的是薄膜电阻中的电路[2]。
3ESD防护分析
3.1技术防护分析
在集成电路的损伤过程中静电形式具有两种不同的表现方式，分别是热失效与电失效。其中热失效指的是在ESD电流通过芯片中的pin管脚流入到芯片内部的过程中，在果电流强度比较大的情况下，芯片内部比较小的空间中会出现非常大的热量，从而使得该局部区域中的温度出现迅速升高的现象，烧毁芯片，一般由于热失效的原因而烧毁的区域表现为扩散电阻、互连线与多晶硅电阻。电失效的发生区域一般是在保护电路没有充分发挥作用，在芯片内部电路上产生了ESD电高压的作用。如果是加到MOS晶体管的栅氧化层之上，内部电路MOS晶体管中具有的栅氧化层厚度处于一种很薄的状态，在如此薄的栅上发生高压作用，能够出现非常强的电场，击穿栅，将其作用到二极管上能够击穿PN结。为了有效避免ESD电流损伤芯片内部的电路，可以在电流来临过程，将这一电流充分绕到芯片内部中的电路，进而从边上的一条低阻值通道进行充分泄放，这一低阻通道的运用能够充分泄放比较大的电流，同时具有比较小的电压降，这一操作的产生能够使得芯片的内部电路不会具有热效应的产生，同时也不会导致电失效现象的发生。根据前文所述，在芯片正常工作状态下低阻通道处于关断状态，在ESD电压进行降临的过程中才会开启，这一点应当引起特别关注[3]。
3.2基于SCR的防护技术分析
SCR指的是晶闸管，在ESD防护过程中经常会使用到这一器件，将SCR运用到集成电路的研究过程中在一般情况会选择的是简单可控的硅晶闸管，包括P型井电阻与N型井电阻两个方面，在这两者中间具有两个不同的注入区域，其中N+井电阻注入与P+井电阻的注入能够接入到集成电路中的阳极端口之中，同时P型井电阻P+注入与N+注入能够接入到集成电路中的阴极端口。有效分析SCR晶闸管的结构能够得出在运用SCR防护技术过层中，主要包含了两个寄生三级管与两种电阻等组成方式。在集成电路中选择可控硅晶闸管进行防护过程中，可以将其当作两级端件的形式，将其运用到集成电路的连接过程中，采用的连接方式主要是阳极会和N-well连接，同时阴极与P-well连接，当把这一器件与双极型晶体管结进行连接过程中，能够触发到可控硅，从而充分发挥良好的防护作用[4]。
3.3版图设计的优化分析
首先是ESD版图在设计过程中应当尽量做到对称，类型相同的管脚应当使用一致的ESD防护电路，设置密度比较合适的接触孔，同时实现均匀分布。在布置过程中应当有效减少互连线上产生的寄生电阻。将叉指结构运用到二极管ESD防护器件之中，同时有效增长其周长。同时在GDPMOS或者是GGNMOS器件的布置过程中也可以选择叉指结构，并且将叉指的长度与宽带控制在合理地范围之内。在ESD保护器件的选择上可以设置为SCR器件，同时将N+扩散区的距离进行充分有效地设置，避免运用过程中闩锁现象的发生。
3.4全芯片的防护技术
通过对ESD现象的充分分析，能够看到其会对集成电路产生破坏性比较强的损害，因此为了有效提升ESD的防护能力，采用的防护方式有输入PAD的周边位置放置了ESD防护电路，这一方式能够有效提升防护能力，但是在集成电路中依然具有电路损害现象的发生，所以需要运用全芯片的防护技术。首先工作人员需要使用PowerClamp，在VDD轨与VSS轨之间具有很大的应用价值，全芯片的防护技术包括了静态电路与动态电路两种方式。Clamp防护方式的运用能够提供相对比较固定电流特质的电路，具有非常固定的触发电压，一旦源电压大于触发电压，集成电路便能够导通静态PowerClamp防护电路，从而泄放出电流。同时基于防护器件二极管的作用，能够有效触发SCR电路，其中PowerClamp防护电路中比较常见的电路是SCR电路与二级管串[5]。
4结束语
在集成电路芯片的ESD研究过程中具有多方面的影响因素，面临着非常大的挑战。因此应当充分加强对ESD防护手段的充分研究，这在军事领域与工业领域中具有重要的应用价值与应用空间，能够有效促进芯片成品率的提升，具有比较高的可靠性，能够为我国工业领域与军事领域的发展做出贡献。
参考文献
[1]应淼沸.集成电路的ESD防护技术分析[J].科技风,2017(15):201-201.
[2]何晓婵.集成电路的ESD防护技术分析[J].数字技术与应用,2017(9):231-232.
[3]曾杰.集成电路新型ESD防护器件研究[D].浙江大学,2016.
[4]赵瑞.集成电路中ESD防护研究[J].环球市场,2017(20).
[5]王炜槐.纳米集成电路ESD防护研究[D].浙江大学,2016.
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